Modelado de Máquina de Estado Para HDLs [Guía de Usuario de Enterprise Architect]

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Modelado de Máquina de Estado Para HDLs

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Para generación de código eficiente desde modelos de Máquina de Estado hacia Lenguajes de Descripción de Hardware (HDL) tal como VHDL, Verilog y SystemC, aplique estas prácticas de diseño.

En un modelo de Máquina de Estado HDL, los siguientes son esperados:

Designar Disparadores de Conducción

Establecer Mapeo de Disparador-Puerto

Lógica de Estado Activo

Como

Tema

Detalle

Ver También

Designar Disparadores de Conducción

Un disparador de 'cambio' se considera como un disparador asincrónico si se cumplen las siguientes dos condiciones:

1.

Hay una transición desde la estado de submáquina real (la cual encapsula la lógica real) disparado por ella

2.

El estado destino de esa transición tiene una auto transición por el mismo disparador

 

Los disparadores asincrónicos deberían ser modelados de acuerdo al siguiente patrón:

1.

El disparador debería ser un tipo de Cambio (especificación: verdadero / falso)

2.

El estado activo (Estado de Submáquina) debería tener un disparador de transición por él.

3.

El estado destino de la transición disparada debería tener una auto transición con el mismo disparador

Un disparador de tipo tiempo, el cual dispara las transiciones al estado activo (Estado de Submáquina) se considera como el Reloj; la especificación de este disparador debería ser específica para el lenguaje de destino:

Tipo de Disparador

Lenguaje

Especificación

Extremo Positivo Disparado

Extremo Negativo Disparado

 

Tiempo

VHDL

rising_edge

falling_edge

Verilog

posedge

negedge

SystemC

positive

negative

 

Diagramas de Máquinas de Estado

Disparador

Establecer Mapeo de Disparador-Puerto

Después de modelar exitosamente los diferentes modos de operación del componente, y los disparadores asociados con ellos, debe asociar los disparadores con los puertos del componente

Una relación de Dependencia desde el Puerto hacia el disparador asociado es utilizado para significar su asociación

class_hdl.zoom100

 

 

Lógica de Estado Activo

Los primeros dos aspectos, arriba, ponen en marcha los preliminares necesarios para la interpretación eficiente de los componentes de hardware.

La lógica de Máquina de Estado real es ahora modelada dentro del estado Activo (Submáquina).

 

 

Notas

Para ser capaz de generar código desde modelos conductuales, todas las construcciones conductuales deberían estar contenidas dentro de una Clase

El motor de generación de código actual soporta sólo un disparador de reloj para un componente

Aprender más

Plantillas de Legajo de Máquina de Estado

Transición