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Enterprise Architect soporta ingeniería directa e inversa de Verilog, donde se usan las siguientes convenciones.
Estereotipos
Estereotipo
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Aplica a
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Corresponde a
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asynchronous
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Método
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Un proceso concurrente.
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enumeration
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Clase interna
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Un tipo de enumeración.
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initializer
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Método
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Un proceso inicializador.
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module
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Clase
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Un módulo.
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part
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Atributo
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Una instanciación del componente.
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port
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Atributo
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Un puerto.
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synchronous
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Método
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Un proceso secuencial.
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Valores etiquetados
Etiqueta
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Aplica a
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Corresponde a
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kind
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Atributo (señal)
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El tipo de señal (ej. register, bus).
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mode
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Atributo (puerto)
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El modo de puerto (in, out, inout).
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Portmap
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Atributo (parte)
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El mapa genérico / puerto del componente instanciado.
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sensitivity
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Method
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La lista de sensibilidad de un proceso secuencial.
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type
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Attribute
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El valor de rango o tipo de un atributo.
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Paginas de la caja de herramientas Verilog
Para procesar las paginas Verilog de la caja de herramientas UML de Enterprise Architect , seleccione la opción Más herramientas | HDL | Estructuras Verilog. Arrastre estos íconos en el diagrama para modelar un diseño Verilog.
Página
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Elemento
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Se usa para
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Verilog
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Módulo
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Definir un módulo Verilog.
Un elemento de clase con el módulo estereotipado.
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Enumeración
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Definir un tipo de Enumerado.
Un elemento de clase con la enumeración estereotipada.
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Características Verilog
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Puerto
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Definir un puerto Verilog.
Un atributo de puerto estereotipado.
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Parte
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Definir una instanciación del componente Verilog
Un atributo de parte estereotipada.
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Atributo
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Definir un atributo.
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Procedimiento
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Definir un proceso Verilog:
| • | Un método asíncrono estereotipado. |
| • | Un método síncrono estereotipado. |
| • | Un método inicializador estereotipado. |
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Vea también
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